搞定ADC，交織型ADC面臨那些問題?

ADC，可以說是常用的器件或者電路了。只要大家是電子、自動化等相關行業，都必定聽過ADC的稱呼。即使是游戲玩家，也聽過ADC，只不過該ADC不是我們即將討論的ADC而已。在本文中，小編將介紹交織型ADC面臨的一些問題。如果你對ADC具有興趣，不妨繼續往下閱讀哦。

模擬數字轉換器即A/D轉換器，或簡稱ADC，通常是指一個將模擬信號轉變為數字信號的電子元件。通常的模數轉換器是將一個輸入電壓信號轉換為一個輸出的數字信號。由于數字信號本身不具有實際意義，僅僅表示一個相對大小。故任何一個模數轉換器都需要一個參考模擬量作為轉換的標準，比較常見的參考標準為最大的可轉換信號大小。而輸出的數字量則表示輸入信號相對于參考信號的大小。

在交織組合ADC時存在一些挑戰，還有一些注意事項。由于與交織型ADC相關的缺陷，輸出頻譜中會出現雜散。這些缺陷基本上是兩個正在交織的ADC之間不匹配。輸出頻譜中的雜散導致的基本不匹配有四種。包括失調不匹配、增益不匹配、時序不匹配和帶寬不匹配。

其中最容易理解的可能是兩個ADC之間的失調不匹配。每個ADC都會有一個相關的直流失調值。當兩個ADC交織并在兩個ADC之間來回交替采樣時，每個連續采樣的直流失調會發生變化。每個ADC如何具有自己的直流失調，以及交織輸出如何有效地在這兩個直流失調值之間來回切換。輸出以fS/2的速率在這些失調值之間切換，將導致位于fS/2的輸出頻譜中產生雜散。由于不匹配本身沒有頻率分量，并且僅為直流，因此出現在輸出頻譜中的雜散頻率僅取決于采樣頻率，并將始終出現在fS/2頻率下。雜散的幅度取決于ADC之間失調不匹配的幅度。不匹配值越大，雜散值就越大。為了盡可能減少失調不匹配導致的雜散，不需要完全消除每個ADC中的直流失調。這樣做會濾除信號中的所有直流成分，不適合使用零中頻(ZIF)架構的系統，該架構信號成分復雜，DC量實際是有用信號。相反，更合適的技術是讓其中一個ADC的失調與另一個ADC匹配。選擇一個ADC的失調作為基準，另一個ADC的失調設置為盡可能接近的值。失調值的匹配度越高，在fS/2產生的雜散就越低。

交織時要注意的第二個不匹配是ADC之間的增益不匹配。在這種情況下，有一個不匹配頻率分量。為了觀察這種不匹配，必須向ADC施加信號。對于失調不匹配，無需信號即可查看兩個ADC的固有直流失調。對于增益不匹配，如果不存在信號，就無法測量增益不匹配，因而無法了解增益不匹配。增益不匹配將會產生與輸入頻率和采樣速率相關的輸出頻譜雜散，出現在fS/2 ± fIN處。為了最大程度地降低增益不匹配引起的雜散，采用了與失調不匹配類似的策略。選擇其中一個ADC的增益作為基準，另一個ADC的增益設置為盡可能接近的值。每個ADC增益值的匹配度越高，輸出頻譜中產生的雜散就越小。

接下來，我們必須探討兩個ADC之間的時序不匹配。時序不匹配有兩個分量：ADC模擬部分的群延遲和時鐘相位偏差。ADC中的模擬電路具有相關的群延遲，兩個ADC的群延遲值可能不同。此外還有時鐘相位偏差，它也包括兩個分量：各ADC的孔徑不確定性和一個與輸入各轉換器的時鐘相位精度相關的分量。圖6以圖形說明ADC時序不匹配的機制和影響。與增益不匹配雜散相似，時序不匹配雜散也與輸入頻率和采樣速率呈函數關系，出現在fS/2 ± fIN處。

為了盡可能降低時序不匹配引起的雜散，需要利用合適的電路設計技術使各轉換器模擬部分的群延遲恰當匹配。此外，時鐘路徑設計必須盡量一致以使孔徑不確定性差異最小。最后，必須精確控制時鐘相位關系，使得兩個輸入時鐘盡可能相差180°。與其他不匹配一樣，目標是盡量消除引起時序不匹配的機制。

最后一個不匹配可能最難理解和處理：帶寬不匹配。帶寬不匹配具有增益和相位/頻率分量。這使得解決帶寬不匹配問題變得更為困難，因為它含有另外兩個不匹配參數的分量。然而，在帶寬不匹配中，我們可在不同的頻率下看到不同增益值。此外，帶寬具有時序分量，使不同頻率下的信號通過每個轉換器時具有不同的延遲。出色的電路設計和布局布線實踐是減少ADC間帶寬失配的最好方法。ADC之間的匹配越好，則產生的雜散就越少。正如增益和時序不匹配會導致在輸出頻譜的fS/2 ± fIN處產生雜散一樣，帶寬不匹配也會在相同頻率處產生雜散。

以上便是此次小編帶來的“ADC”相關內容，通過本文，希望大家對交織型ADC面臨的問題具備一定的了解。如果你喜歡本文，不妨持續關注我們網站哦，小編將于后期帶來更多精彩內容。最后，十分感謝大家的閱讀，have a nice day!